61DAC 有关 3D IC 设计生态系统的圆桌讨论

AMD 的 Deepak Kulkarni – 功耗给 AI 和数据中心带来了巨大的挑战，因为在 30 天内训练一个具有一万亿个参数的模型需要兆瓦，而训练 100 万亿个参数需要 100MW 的功率预测。

 

对于 3.5D 封装，其动机是提高电源效率，其中 3D 混合键合具有最密集、最节能的小芯片互连。使用 2.5D 有助于将 HBM 和计算打包在一起，目标是提高系统级效率。

 

电源效率。来源：AMD

Lalitha Immaneni，英特尔铸造厂 – 我们正在采用系统方法来集成 3D IC 产品，并在英特尔构建了第一个 Chiplets，我们希望转向与 CAD 无关的工具流程。为了改进我们的架构，我们需要系统技术协同优化（STCO），允许所有硅封装板之间的权衡，因此这是一项多学科任务。我们正在与工业界和学术界的主要合作伙伴进行合作，然后我们将选择最好的单点工具，数据流经它们，我们需要一个数字孪生来帮助优化我们的目标。

 

3D IC 的系统方法，来源：英特尔

Trupti Deshpande，高通 – 我如何协同优化和左移？通过早期分析，我们希望使用最好的工具，并保持与EDA供应商无关，以应对这一多物理场挑战。

 

协同设计和协同优化挑战，来源：Qualcomm

Rob Aitken，CHIPS – 最近加入并来自 Synopsys。3D堆叠芯片是不可避免的，只要看看与城市的类比，因为它们类似于IC挑战。Moscone的运输瓶颈是自动扶梯。3D 堆叠芯片也面临着类似的挑战、垂直和热问题、新的 EDA 要求以及带宽要求的上升，那么我们如何同时解决所有这些挑战呢？

 

Punnet Gupta，加州大学洛杉矶分校 – 系统瓶颈在哪里，硬件还是软件？

 

软件改进有时可能大于硬件改进。我们预计小芯片将成为下一个 IP 方法，而小芯片必须足够大才能实用。目前，平均小芯片约为100mm2在经济上是可行的，所以不是很小的尺寸。

 

成本与小芯片大小，来源：加州大学洛杉矶分校

Dragomir Milojevic，IMEC – 纵观CMOS的扩展路线图，它正在放缓，因此多层IC是未来，我们称之为CMOS 2.0，其中STCO是新的挑战。

 

3D-IC截面，来源：imec

 

Q&A问答

 

问：如何在 3D IC 层之间建立连接？

 

Dragomir – 它使用层对层电线，而不是整体电线。

 

问：Chiplets 的动机是什么？AMD 和 Intel 拥有 Chiplets 已有 7 年了。对于3DIC，最好的方法是什么？

 

Rob – 正是来自 AI 加速器的压力推动了这些方法的实施，而单片芯片的光罩尺寸受到限制。在逻辑上对内存进行 3D 堆叠是最简单的起点。3D压力是无情的，因为回报是如此之大。

 

问：Dan – Arm 是什么时候开始堆叠的？

 

Rob – 在 2000 年代中期，Arm 启动了一个项目，但很快就被 CTO 扼杀了。

 

Dragomir – 早期的好处对于堆叠 IC 来说并不具有成本效益。

 

迪帕克 – 动机是经济的，也是 2X 的性能目标，没有其他解决方案。

 

Lalitha – 我们一直在使用传统的有机包装，然后是 HBM，现在是新的基板，因为 HPC 和 AI 领域需要新的方法。

 

Punnet – 3D 可帮助您获得更小的面积，以实现更具成本效益的设计

 

Trupti – 移动需要良好的投资回报率才能作为一种方法进行追求。

 

Rob – 飞机需要进行改造，以将新设备安装到现有的机柜空间中，因此欢迎采用成本受限较小的方法。

 

问：Dan – 台积电在15年前就进入了封装领域，英特尔也向客户开放了他们的封装。这将如何解决？

 

Rob – 新的包装技术在IDM公司和铸造厂内部取得了进步。

 

Lalitha – Intel Foundry 为 EMIB 添加的桥接器没有限制，这是一个巨大的差异化因素。

 

问：Dan – 将如何处理热量？

 

Dragomir – 我们已经在多芯片堆叠方面做了很多实验，它并不像你想象的那么糟糕。电路的速度决定了功率和热量，因此减慢速度可以满足热量要求。

 

Lalitha：我们需要与材料科学、散热器和新的热冷却技术合作。必须有一个用于协同优化的架构，在这个架构中，我们在每个瓦片层中找到热点，然后将热点分开，这需要一个热感知工具流。

 

Rob – 通过架构、规划、设计，在运行时对其进行热监控，然后调整电压以将热保持在限制范围内。

 

普尼特—即使是光子电路也对热耦合非常敏感。

 

问：AI 加速器设计人员需要考虑哪些 3D IC 设计因素？

 

Trupti – 他们需要查看整个系统，而不仅仅是部件，因此每个小芯片的功率，然后确定瓶颈，甚至考虑机械方面。

 

Rob – 我们正处于 3D IC 设计的早期阶段，所以我们不太确定，最终我们会确定一种方法，比如 10 年后。

 

Lalitha – IC、封装和电路板之间的边界将与协同优化融合。瓷砖共享相同的包装和基材，添加更多瓷砖会增加翘曲。从芯片到封装再到平台，都需要协同设计。更好的计划使这个过程变得正常。

 

Deepak – 我想用我的 AI 加速器做什么？我想每两年将计算量和内存增加一倍，以满足我的需求。将计算和内存更紧密地结合在一起有助于使我保持在功率预算范围内。网络曾经拥有 10% 的数据中心功率，但现在它增长到 20%。

 

问：Dan：从电路板到基板再到堆栈的电力输送是如何进行的？

 

普尼特 – 是的，电力输送具有挑战性，并且需要在堆栈中进行背面电力输送。出于散热原因，我希望最高功率的芯片位于堆栈的顶部。对于交付，我希望最高功率位于堆栈的底部。

 

Deepak – 提供给数据中心的总功率是我们减少目标。数据中心的电力是固定的，因此如何通过3D堆叠获得足够的效率是挑战。

 

Dragomir -需要背面供电。

 

问：Dan – 什么是背面电力输送？

 

Rob – 顶部有金属层的晶体管必须到达下层。因此，背面电源来自另一个方向，即芯片的底部。

 

Dragomir – 通过将 PDN 放在背面，它可以释放顶部用于互连。

 

问：Dan – EDA 现在在哪里支持 3DIC？

 

Lalitha – 3D设计的复杂性正在增加，因此EDA供应商已经做出了回应，我们需要在几乎没有初始细节的情况下从EDA规划工具中进行早期估计。我们想要一个轻量级的 STCO 工具用于早期估计，然后我们希望使用不可知论工具选择多个供应商工具。

 

问：Dan – 背面电源对上部布线上的信号有更严重的热问题。应该如何处理这个问题？

 

Rob – 是的，背面权力会产生意想不到的后果。我的问题是，EDA供应商如何进行3DIC设计流程的互操作？

 

Lalitha – 与EDA无关确实有效。

 

问：Dan – EDA工具公司拥有全面的流程，那么他们如何让自己的工具与竞争对手进行互操作呢？

 

Deepak – 趋势是更多面向封装的 EDA 工具，因此我们仍然需要拼凑和 EDA 流程用于 3D IC。

 

Puneet – 不要将 IP 块分成多个层。

 

问：Dan – 从设计入门阶段开始，在您的 EDA 工具流程中，3DIC 的每个阶段都需要改变。包装是否会分为热区域和冷区域？包装内部的液体冷却情况如何？

 

迪帕克 – 是的，冷却是一个活跃的研究领域。

 

Rob – Aurora 机器的一侧有动力，另一侧有用于冷却的消防水带，所以是的，液体冷却是有道理的。

 

问：Dan – 封装中会使用 200nm 间距吗？

 

Dragomir – 是的，封装层之间的密集互连即将到来。

 

普尼特 – 包装中间距的尺寸变化并不快。

 

Rob – 对于 200nm 的间距，它会给对准等带来挑战。现有的 3D 堆栈在小区域内使用内存带宽来保持活跃的高密度和高产量。

 

Deepak – 3D 堆叠 两个以上的芯片受到 TSV 互连的限制。两个模具面对面更容易完成。

 

问：Dan – AI 和 ML 趋势如何，它们会影响您当前的工作吗？有副驾驶工具吗？

 

Trupti – 我们没有看到很多 AI/ML 工具用于我们的工作，但也许实验设计会帮助我们找到安置选项。

 

Dragomir – 我们今天还没有在 STCO 中使用 AI 进行探索。

 

问：Dan，我们不是一直在模拟中使用ML吗？

 

Deepak – 是的，在设计阶段会使用一些 AI/ML，但还没有进入签核阶段。

 

Lalitha – AI/ML 可以在 3D IC 测试中提供帮助。

 

Rob – 现在有带有 AI/ML 的 EDA 工具，例如用于测试。

 

受众 – 西门子现在在测试工具中拥有 AI/ML。

 

Rob – 10 年前，对于图像检测问题，测试中的 1 和 0 看起来像图像，因此 AI 可以减少这个问题。让您的 EDA 问题看起来像 AI/ML 可以解决的问题。

 

受众 – 我的 AI/ML 结果是否有效且准确？

 

Rob – 在 80 年代，我们有专家系统，但它们不是 AI。ML真的是AI吗？

 

普尼特 – 生成式人工智能唾手可得的果实在哪里？EDA 工具文档相当糟糕，所以为什么不使用生成式 AI 进行文档编制，比如 Copilot。

 

问：Dan – SoC 设计的未来是什么？

 

Dragomir – 片上光学是一个方向，具有多个层。

 

普尼特—我的光学同事说，单车道的万亿/秒即将到来。

 

Rob – 光子学是长距离的明显方法，而较短的距离将使用垂直金属连接。

 

特鲁普蒂 – 投资回报率驱动着我们的选择，所以学术界需要发明一种既便宜又可靠的东西，然后我们才会使用它。

 

Lalitha – 光学还有很长的路要走。

 

迪帕克 – 光子学迟早会被使用，但成本是主要问题，pJ/bit是驱动因素。

 

Q：Dan – 协同优化和设计探索，你现在能做好什么？你真正想尽快做什么？

 

Trupti – 需要一个轻量级系统进行多物理场探索，如何协同优化热/功率/翘曲。四到五个区域优化才是真正需要的。

 

Lalitha：我们与Cadence、西门子和Synopsys合作，对3DIC进行协同优化，目前正在进行中。

 

Rob – DTCO 今天运作良好，因为每个人都在一起交谈，现在每个领域的决策都在各个领域中得到回答。

 

问：Dan——如今的标准（如UCIe）的作用是什么？

 

Lalitha——新标准至关重要，我们应该向主板供应商学习。跨不同工艺节点的小芯片不是标准化的，都是手动的。混合和匹配小芯片的乌托邦会有所帮助，因此 UCIe 规范包含了新标准的所有详细信息。

 

Deepak – 标准对于UCIe中的Chiplets至关重要。缺点不仅仅是死亡，因此摆脱 Chiplet 也很重要。

 

Rob – 标准来自委员会，需要太多时间，或者存在事实上的标准。大多数成功都是通过事实上的标准。存在证明比委员会要好得多。

 

Lalitha – 让我们想出一个测试用例来帮助推动标准。

 

普尼特—新标准需要具有开放获取能力，以便自由共享信息，例如OpenAccess可以免费使用。

 

问：Dan – 3D IC的产量如何？

 

Dragomir – 在研究中，我们提出了一些想法和解决方案，但并没有关注 3DIC 的成本。一些成本模型是为 3DIC 构建的，同时考虑了收益。

 

Puneet – 产量和成本与测试密切相关，并且已知的良好模具问题，因此这完全取决于每一层的测试方式，但这仍然是一个悬而未决的问题。

 

问：Dan：当今半导体行业的驱动因素是什么？是人工智能吗？

 

德拉戈米尔 – 智能手机成为司机已经有一段时间了。许多不同的细分市场都在驾驶，例如医疗。

 

普尼特—人工智能是当今先进封装的一大驱动力。

 

Rob – AI 正在推动台积电的半导体（50% HPC 和 Mobile，均由 AI 驱动）。

 

Trupti – 主要是人工智能和移动作为半驱动器，以及物联网，推动先进包装。

 

Deepak – 用于数据中心和加速器市场的人工智能。

 

问：Dan – 对于这些进展的时间表，您有何评论？

 

Dragomir – 混合键合和堆叠是完成的技术。在一年内，我们将看到更好的事情，例如 DTCO 和 STCO。

 

Puneet – 低成本的 3DIC 是我们尚未讨论的事情，因为我们今天非常关注数据中心。

 

Rob – 15年前的领先优势是什么？45纳米。现在，这是低端，一项成熟的技术。

 

Lalitha – EMIB 封装设计套件现已上市，EDA 供应商现在正在使用它。光学和玻璃基板即将到来。STCO目前处于分析瘫痪状态。

 

Deepak – Chiplet 的增长正在快速增长，因此预计会有更多先进的封装出现。

 

问：Dan – 可持续性、碳足迹、倾销旧电子产品，这将如何改变生命周期？

 

德拉戈米尔 – 过去每部 iPhone 都可以使用 4-5 年，但儿童手机的使用寿命更短，因此我们需要对消费者进行更多的回收教育。

 

普尼特 – 3DIC 减少了回收利用的足迹，但没有可修复性。

 

Trupti – 能源效率如何，就像服务器农场一样？查看能效目标

 

罗伯 – 向大气中倾倒热量应该以某种方式定价和征税。

 

注：本次圆桌由SemiWiki的Daniel Nenni主持。讨论成员包括：Deepak Kulkarni – AMD、Lalitha Immaneni – Intel Foundry、Trupti Deshpande – Qualcomm、Rob Aitken – CHIPS、Puneet Gupta – UCLA、Dragomir Milojevic – imec。

 

原文链接：

https://semiwiki.com/semiconductor-manufacturers/348136-3d-ic-design-ecosystem-panel-at-61dac/